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楼主 问题: 请教verilog中的Task的可综合性问题 发布时间: 2007-12-2 下午10:24

作者: Gangle

等级: 初入江湖

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我现在设计一款通讯芯片,想仿照一个国外的参考设计,可是国外的设计中使用的Task,可是我看过几本教科书,都是function和 Task是不可综合的,但是我使者在几个综合器里使者运行了一下,发现也是可以综合的,那么,请问,什么样的task是可综合的,需要注意那些事项?如果是可综合的,那么如果我需要在多个地方调用task的话,那么这个任务会被综合成一个还是多个呢?市面上verilog书很多,可是水平都太低,哪位大哥能否推荐一本比较好的书。
请大家指教 ,高见可以发到我邮箱,这个论坛我来的次数不是很多。
zhangyonggang5@sohu.com
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第 1 楼 回复主题:请教verilog中的Task的可综合性问题 发布时间: 2008-2-13 上午9:31

作者: foretek

等级: 黄金少侠

积分: 1958 分

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本人刚学Verilog,还请多帮助.对你function和 Task的问题,Palnitkar的VerilogDHL有叙述,任务如被多处调用,其中变量会有冲突.对这种情况,如在定义任务时,在Task后写automatic,则每次调用会对任务动态分配,每次调用Task有其独立的空间及变量.function后加automatic作用也相同.
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