楼主      问题： 关于“异步复位，同步释放” 发布时间： 2008-4-17 下午12:27
作者： lmxstar 等级： 初入江湖 积分： 159 分 发送消息 查看用户的所有发言		对于复位电路，一般都推荐使用异步复位，同步释放的方式，那么如何实现了异步复位，同步释放？ 多谢

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第 1 楼      回复主题：关于“异步复位，同步释放” 发布时间： 2008-5-20 下午5:22
作者： nolie 等级： 遁门入道 积分： 235 分 发送消息 查看用户的所有发言		module asyn_rst_syn_release(clk, rst_, cnt1, cnt2); input clk; input rst_; output [4:0] cnt1 , cnt2; reg [4:0] cnt1 , cnt2; // reset release circuit reg reset_reg; always @ (posedge clk) reset_reg <= rst_; always @ (posedge clk or negedge reset_reg) if (!rst_) begin cnt1 <= 4'b0; cnt2 <= 4'b0; end else begin if (cnt1 < 2'b11) cnt1 <= cnt1 + 1; else cnt1 <= cnt1; cnt2 <= cnt1 - 1; end endmodule

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第 2 楼      回复主题：关于“异步复位，同步释放” 发布时间： 2008-5-20 下午5:24
作者： nolie 等级： 遁门入道 积分： 235 分 发送消息 查看用户的所有发言		来自《设计与验证Verilog HDL》一书的example4-17这本书不错，EDA先锋工作室出的，作者是Westor（王诚）。推荐一下。即使你是用VHDL的，这本书中的很多思想还是值得借鉴的。

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第 3 楼      回复主题：关于“异步复位，同步释放” 发布时间： 2008-5-21 上午10:36
作者： lmxstar 等级： 初入江湖 积分： 159 分 发送消息 查看用户的所有发言		谢谢，正在看这本书

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第 4 楼      回复主题：关于“异步复位，同步释放” 发布时间： 2008-6-25 下午2:44
作者： 曹松 等级： 初入江湖 积分： 108 分 发送消息 查看用户的所有发言		代码有误！ always @ (posedge clk or negedge reset_reg)if (!rst_) ----> if (!reset_reg)

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