verilog时钟发生程序，仿真对的，但

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楼主问题： verilog时钟发生程序，仿真对的，但烧写后片子输出不对

发布时间： 2008-4-19 上午9:19

作者： liwensir
等级： 遁门入道
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最近写了一个verilog程序，这个程序主要是用一个时钟产生一系列波形的程序.
下面是代码:
module test(clk,LE1,LE2,LE3,LE4,LE5,LE6,LE7,LE8);
input clk;
output LE1,LE2,LE3,LE4,LE5,LE6,LE7,LE8;
reg LE1,LE2,LE3,LE4,LE5,LE6,LE7,LE8;
reg[7:0] state;
parameter   S1 = 8'b00000001,
            S2 = 8'b00000010,
            S3 = 8'b00000100,
            S4 = 8'b00001000,
            S5 = 8'b00010000,
            S6 = 8'b00100000,
            S7 = 8'b01000000,
            S8 = 8'b10000000,
          high = 1,
           low = 0;
always @(negedge clk)
            begin
              if(state==S1)
                    begin
                            LE1<=low;
                            LE2<=high;
                            LE3<=high;
                            LE4<=high;
                            LE5<=high;
                            LE6<=high;
                            LE7<=high;
                            LE8<=high;
                            state<=S2;
                     end
              else if(state==S2)
                     begin
                            LE1<=~LE1;
                            LE2<=~LE2;
                            state<=S3;
                     end
                else if(state==S3)
                     begin
                            LE2<=~LE2;
                            LE3<=~LE3;
                            state<=S4;
                     end
                else if(state==S4)
                     begin
                            LE3<=~LE3;
                            LE4<=~LE4;
                            state<=S5;                      //state<=S1;
                     end
                else if(state==S5)                       //当把这段
                     begin                                    //语句
                            LE4<=~LE4;                  // 去掉
                              LE5<=~LE5;                //并把
                            state<=S1;                    //上面的 state<=S5
                     end                                      //改成state<=S1就可以用了
              else      state<=S1;
     end
endmodule
程序中使用4个IF ELSE语句的时候，仿真对的，烧进片子中，用示波器测，输出LE1,LE2,LE3.LE4对的；当使用了5个或者5个以上IF ELSE 语句，仿真对的，但是烧进片子后，在用示波器测，输出LE1,LE2,LE3.LE4.LE5...就都不对了，全是低电平...使用CASE语句也是如此...我用的CPLD是lattice的LC4128V144pin
请问各位为什么仿真对的，并且可以生成JTAG下载文件，但是下载后，片子的输出就全是低电平呢？

鲜花 (

)

臭鸡蛋 (

)

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第 1 楼 回复主题：verilog时钟发生程序，仿真对的，但烧写后片子输出不对

发布时间： 2008-4-20 上午0:26

作者： Gangle
等级： 初入江湖
积分： 161 分

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仔细查看一下state的位宽匹配情况

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第 2 楼 回复主题：verilog时钟发生程序，仿真对的，但烧写后片子输出不对

发布时间： 2008-4-21 上午1:23

作者： Gangle
等级： 初入江湖
积分： 161 分

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module test(clk,LE1,LE2,LE3,LE4,LE5,LE6,LE7,LE8);
input clk;
output LE1,LE2,LE3,LE4,LE5,LE6,LE7,LE8; reg[2:0] state;

always @(negedge clk) state<=state+1;
assign LE8=(state==3'h0);
assign LE1=(state==3'h1);
assign LE2=(state==3'h2);
assign LE3=(state==3'h3);
assign LE4=(state==3'h4);
assign LE5=(state==3'h5);
assign LE6=(state==3'h6);
assign LE7=(state==3'h7);endmodule

Gangle 编辑于 2008-4-21 上午1:27

引用

第 3 楼 回复主题：verilog时钟发生程序，仿真对的，但烧写后片子输出不对

发布时间： 2008-4-21 上午11:48

作者：下雨天
等级： 黄金少侠
积分： 1547 分

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时钟频率多少？加时序约束没有？看时序报告没有？

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