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本期论题： 复杂FPGA产品中如何有效进行设计验证
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楼主 问题： 如何对门控时钟进行控制？ 发布时间： 2003-5-19 上午11:08

作者： zhustudio

等级： 初入江湖

积分： 105 分

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针对前一个问题，FPGA的时钟管脚在内部有非常好的时钟网络，但是如果我使用门控时钟或者是分频时钟的话，布线的时候系统就不会认为时钟。同时拿第三方的综合工具，比如synplify pro综合之后（找到门控时钟和分频时钟），布线的时候给忽略调了。如何改进？
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发布时间： 2003-5-19 下午3:20

专家： 林斌先生

职务： Altera北京代表处现场应用...

其实我建议你不用自己设计门控时钟，可以利用FPGA内FlipFlop的Enable端达到同样效果且没有其他麻烦。对于分频时钟，也可以利用Enable端。当然，用PLL也可以很好地实现倍频或分频，PLL的输出可以驱动时钟网络。
我觉得假如无法避免异步问题，也应尽量把非系统时钟限制在局部做好隔离。
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